全数字锁相环 divider based ADPLL

基于CSMC180nm工艺

编号DADP3，提供原理图与verilog代码

1：提供关键模块独立testbench，包括dco,div,pfd,tdc,sdm

2：提供基于数字校正的防丟码TDC

3：提供基于DSM技术的高精度DCO

4：ADPLL相噪拟合代码，附赠dco和div相噪.csv文件

11月22日更新，优化simulink建模，使模型能够对环路动态进行准确预测

12月2日更新，修复了pfd动态吞波形的bug，同时简化了pfd与tdc的接口

12月21日更新，更新了工艺库解压说明，避免了设计库解压时模块名称无法区分大小写的问题

12月26日更新，对tdc完成第二次升级，进一步减少丟码，提升小数分频准确性

设计，

ID:83400

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图文详情请查看： http://matup.cn/837243206754.html