雷尼绍BISS-C协议编码器verilog源码，支持18/26/32/36bit配置（也可以方便改成其他非标配置），支持最高10M时钟频率，由于是用FPGA纯verilog编写，

1)方便移植部署

2)可以支持多路编码器同时读取

3)成功在板卡跑通

4)CRC并行计算，只需要一个时钟周期

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