FPGA实现74LS160计数器功能Verilog程序+仿真

用 Verilog 语言设计一个和 TTL 电路功能相同的74LS160 同步十进制计数器，参考74LS160 的pdf 文档，用仿真测试电路模块的功能。

74LS160 的计数范围为0~9，用4 位BCD 码表示，在时钟上升沿时计数，一个计数周期完成后会产生一个进位信号，并开始下一轮计数循环。

清零、置数、保持均为低电平有效，其中清零信号不受时钟限制，两个保持端只要有一个为低电平则进入数据保持模式。

本程序采用了自顶向下的设计思想，总共分为三个模块，顶层模块（top.v）由分频模块（FrequncyDiv.v）和74LS160 计数器模块（Counter74LS160.v）组成。

其中分频模块的作用是将FPGA 开发板上频率为100MHz 的时钟信号转换为周期1s 的时钟信号。

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