FPGA纯verilog编解码CameraLink视频

本文详细描述了FPGA纯verilog实现CameraLink视频接收和发送的实现设计方案，目的在于验证CameraLink解码模块和编码模块的正确性，思路是这样的，由于项目之处没有CameraLink相机，但又必须验证关键的CameraLink解码模块和编码模块，所以做了这样一个巧妙的设计：

先采集HDMI输入视频，经HDMI解码模块解为RGB数据后送入CameraLink编码模块，出来的就是CameraLink的LVDS差分视频信号了，再把这个信号通过CameraLink视频输出接口回环到CameraLink视频输入接口，这样FPGA又接受到了CameraLink的LVDS差分视频信号了，再把这个信号送入CameraLink解码模块，解为RGB视频，最后经过HDMI编码模块输出显示器显示；如此一来，输入和输出都是HDMI视频，却同时验证了CameraLink解码模块和编码模块，却输出效果可通过显示器直观查看，可谓相当精巧的方案

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