基于Xilinx NVMe Host accelerator的参考工程

Xilinx NVMeHA IP 为多个 NVMe 驱动器提供简单高效的接口，从而减轻 IO 队列的 CPU 负担，并在 FPGA 内实现高吞吐量存储解决方案。

IP 为软件和硬件模块之一（或两者）提供与其接口的路径。

标准 AXI 内存映射和流接口可轻松集成且完全可参数化。

该 IP 提供多种定制功能，可根据要求定制资源高效实施。

管理队列预计由软件 (SW) 管理，并且 IP 从 CPU 卸载以下功能

跨多个队列的提交队列 (SQ) 门铃管理

跨多个队列的完成队列 (CQ) 门铃管理

构建符合 NVMe 规范的提交队列命令条目

完成队列条目解析

本文档介绍了使用 Nallatech 250S+ 板（基于 Xilinx KU15P）作为参考目标平台的 NVMeHA 参考设计的用法。

本文档提供了包含启动目标所需的硬件和软件组件的软件包的详细信息。

它详细解释了硬件连接设置、目标系统的启动过程以及在目标上执行基本 I/O 操作的步骤。

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