基于MATLAB设计和vivado实现的IIR滤波器

采用cheby2函数设计阶数为7(长度为8)的低通滤波器，采样频率为12.5MHz、截止频率为 3.125MHz、阻带衰减为60dB。

对上述IIR 滤波器进行 Verilog HDL 设计，并仿真测试 FPGA 实现后的 IIR 滤波效果。

其中，系统时钟信号频率为12.5MHz，数据输入速率为12.5MHz，输入数据的位宽为8位，对IR滤波器的系数进行12位量化。