图像缩放verilog源代码

是一个从给定的输入图像构建调整大小后的图像的过程。

构建的图像可以比原图像更小、更大或尺寸相等。

verilog源代码，官方IPcore，含仿真用例，

可在不同厂商FPGA上编译。

ID:72200

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