MIPS32的CPU设计源码，FPGA，五级流水线。

语言:Verilog+C+汇编

硬件平台:Altera DE1/DE2

每添加新指令都有完整工程，最后增加了Wishbone总线并移植了ucosii内核。

可使用汇编语言或者C语言生成指令。

图为使用挂载在总线上的GPIO点亮数码管显示LOVE字样。

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