FPGA verilog SPI通用收发模块，axi4lite接口

本ip为调试和控制spi外设设计，具有以下特性：

支持作为spi接口主机，单控制器可控制32个spi总线和32个从机。

提供axi4lite接口封装

支持收，发数据。

支持CHOL = 0,1 和CHPA = 0,1 四种工作模式

支持 MSB 和 LSB 两种数据传输格式

支持3线(SCLK,SDIO,CS) 和 4线(SCLK,SDI,SDO,CS) 数据总线类型

支持单次收发模式和连续收发模式

单次收发模式下，支持最大32bit instruction 和 64bit data的数据量

通过单个寄存器对模块进行动态配置；通过单个寄存器对模块进行监控，方便集成。

可提供vivado microblaze + axi-gpio下的SDK示例。

在xilinx kc705开发板上实测能以50MHz sclk运行。

提供说明文档，提供

ID:67100

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图文详情请查看： http://matup.cn/697400581740.html