锁相环CPPLL，有版图，已流片片完整，有仿真文件，输入参考时钟100M，可编程分频器，可倍频，相差1ps左右，图展示的输出时钟频率为1G，有各个指标testbench，已流片完整，可靠性保障，版图完整，有芯片型号已经投产，送相关资料文献和相位噪声模型代码框架和测试方法，从入门到实践，均为自己学习和实验时候用到的，分阶段清晰完整。
该锁相环非线性较好，可用于TDC时钟内插技术。
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